A HP anunciou os resultados de uma pesquisa que pode levar à criação de dispositivos lógicos programáveis (FPGA) até oito vezes mais densos ? mas consumindo menos energia para um dado cálculo ? do que os que estão sendo produzidos na atualidade. Segundo a empresa, tais chips podem vir a ser fabricados com transistores do mesmo tamanho que os usados atualmente no design de FPGAs, o que significa que poderão ser construídos com pequenas alterações.
Os FPGAs são circuitos integrados com componentes lógicos programáveis e interconexões que podem ser adaptados por usuários finais para aplicações específicas. São utilizados em uma grande variedade de setores, incluindo comunicações, indústria automotiva e de produtos eletrônicos domésticos.
A tecnologia exige uma estrutura de comutador crossbar em nanoescala a ser disposta sobre um CMOS ? tecnologia de construção de cicuitos integrados ? convencional, utilizando uma arquitetura que os pesquisadores dos Laboratórios HP denominaram de "Field programmable nanowire interconnect (FPNI), ou interconexão por nanofio programável em campo, uma variação da já estabelecida tecnologia de FPGA.
A pesquisa, realizada por Greg Snider e Stan Williams dos Laboratórios HP, é um dos artigos apresentados na edição de 24 de janeiro da Nanotechnology, publicação do Instituto Britânico de Física (www.iop.org/journals/nano). A pesquisa foi realizada usando técnicas clássicas de modelagem e simulação, mas Williams afirmou que a HP está trabalhando na produção de um chip real usando essa abordagem, e que talvez tenha um protótipo de laboratório concluído neste ano.
?À medida que a eletrônica dos chips convencionais continua a encolher, a Lei de Moore entra em rota de colisão com as leis da física?, disse Williams, cientista sênior da HP e diretor da Quantum Science Research, HP Labs. ?O aquecimento excessivo e a operação com dispositivos defeituosos aparecem na nanoescala. O que conseguimos fazer foi combinar a tecnologia CMOS convencional com dispositivos comutadores em nanoescala dentro de um circuito híbrido para aumentar a densidade efetiva de transistores, reduzir a dissipação de energia, e melhorar de forma drástica a tolerância a dispositivos defeituosos.?
O trabalho usa uma inovação conceitual para conectar um crossbar ao CMOS desenvolvida por Dmitri Strukov e Konstantin Likharev da Stony Brook University de Nova York. A abordagem da HP se sustenta em uma ampla experiência fabricando crossbars e faz numerosas mudanças projetadas para melhorar a capacidade de fabricação dos circuitos.
Na abordagem FPNI, todas as operações lógicas são realizadas no CMOS, enquanto a maior parte do roteamento de sinais no circuito é realizada por um crossbar disposto sobre a camada dos transistores. Uma vez que os FPGAs convencionais usam 80% a 90% do CMOS para o roteamento de sinais, o circuito FPNI é bem mais eficiente, a densidade de transistores usada de fato para executar lógica é muito maior e a quantidade de energia elétrica necessária para o roteamento de sinais está diminuindo.
Os pesquisadores apresentaram um modelo de chip ?conservador? usando fios crossbar de 15 nanômetros de largura combinados a um CMOS com half-pitch de 45 nm, o qual eles afirmaram acreditar ser tecnologicamente viável para 2010. Isso seria equivalente a saltar três gerações no International Technology Roadmap for Silicon (roteiro de tecnologia internacional para o silício) sem precisar encolher os transistores, disseram eles.
?O custo de fabricar chips está aumentando de forma assustadora com a demanda de maiores tolerâncias de fabricação?, disse Snider, arquiteto sênior da Quantum Science Research, HP Labs. ?Acreditamos que esta abordagem pode aumentar em oito vezes a densidade de dispositivo utilizável do FPGA, usando tolerâncias que não são maiores do que as requeridas nos dispositivos atuais.?
Snider e Williams também usaram um modelo baseado em fios crossbar de 4,5 nm de largura, os quais eles afirmaram que estarão prontos até 2020. A arquitetura crossbar de 4,5 nm combinada a um CMOS de 45 nm produziria um FPGA híbrido com cerca de 4 por cento do tamanho de um FPGA de 45 nm somente CMOS. Nesse caso, é provável que a velocidade do relógio diminua, mas o mesmo ocorrerá com a energia consumida por cálculo. A oportunidade está no paralelismo oferecido pelos FPGAs ? com muito paralelismo a explorar, esta arquitetura requer muito menos energia para funcionar.
Devido ao minúsculo tamanho dos nanofios e comutadores nos crossbars, os pesquisadores disseram que esperavam que as taxas de defeito fossem relativamente altas. No entanto, a interconexão do crossbar permite desviar dos defeitos, afirmaram eles. Suas simulações mostraram que um chip FPNI com 20% dos nanofios quebrados em locais aleatórios ainda teve uma produção eficaz de 75% e não apresentou comprometimentos significativos de desempenho, o que deve torná-lo economicamente viável de ser produzido.
